计算机总线如何操作

2.5.1　总线操作

　　1.总线

　　计算机总线是计算机各部件之间传递信息的通道。按总线在微机系统中的位置，可分为以下三类。

　　（1）内部总线：CPU芯片与其他芯片之间的连线。

　　（2）系统总线：各集成电路板之间的连线。

　　（3）外部总线：微机系统与其他设备之间的连线。

　　系统总线在微机系统中占有重要的位置，对系统总线的要求是规格化、可通用，并服从某一总线标准。有关总线的详细介绍见第8章。

　　2.总线的操作

　　微机系统各部件之间的信息交换是通过总线操作周期完成的，一个总线周期通常分为四个阶段：

　　（1）总线请求和仲裁阶段：当有多个模块提出总线请求时，必须由仲裁机构仲裁，确定将总线的使用权分配给哪个模块。

　　（2）寻址阶段：取得使用总线权的模块，经总线发出本次要访问的存储器或I/O端口的地址和有关命令。

　　（3）传送数据阶段：主模块（指取得总线控制权的模块）与其他模块之间进行数据的传送。

　　（4）结束阶段：主从模块将有关信息从总线上撤除，主模块交出总线的控制权。

　　3.时钟周期、总线周期和指令周期

　　（1）时钟周期：微处理器执行指令的最小时间单位，又称T状态。它通常与微机的主频有关。

　　（2）总线周期：CPU对存储器或I/O端口完成一次读/写操作所需时间。例如：IBM　PC/XT的基本总线周期由4个时钟周期T1～T4组成，80486的基本总线周期由T1和T2两个时钟周期组成。当外设速度慢时，可插入等待周期Tw。

　　（3）指令周期：CPU执行一条指令所需的时间。指令周期由若干个总线周期组成，不同指令执行的时间不同；同一功能的指令，寻址方式不同时，所需的时间也不同。

　 　微处理器执行不同指令时，时间有很大的差别，但每条指令都有各自固定的时序对应。大多数指令由存储器读/写、I/O端口读/写、中断响应等基本的总线周 期组成。总线的时序是指与完成总线的操作有关的地址线、数据线、控制信号和时钟信号相互之间的定时关系，一般可用时序图来表示。

　　2.5.280486的总线操作时序

　　80486支持多种数据传输，以满足高性能系统的需要。总线操作有：单周期或多周期、突发或非突发、可高速缓存或不可高速缓存等；传送的数据可以是8位、16位或32位。这里仅对几种重要的总线周期进行说明。

　　1.不可高速缓存的非突发单周期

　 　非突发单周期是由RDY有效信号结束的总线周期。不可高速缓存的非突发单周期的读周期和写周期均含有两个时钟周期，称之为基本的2-2总线周期，时序如 （a）所示（Ti表示空闲周期）。CPU在第一个时钟周期T1输出低电平信号ADS，表明地址总线上输出的地址信号和总线周期定义信号有效。在第二个时钟 周期T2结束时，CPU采样RDY信号。如RDY信号为低电平，表示数据读/写完成，并结束当前总线周期；如RDY信号为高电平，表示数据读/写未完成， 则需要插入等待状态T2周期，并在该周期结束时，采样RDY信号为低电平，表示数据读/写完成，结束当前总线周期。这种方式的读/写周期均由3个时钟周期 构成，称之为基本的3-3周期，时序如（b）所示。事实上，只要CPU采样RDY信号无效，就可以在总线周期中插入任意个等待状态周期，直到采样RDY信 号为低电平时，结束当前总线周期。

　　2.不可高速缓存的非突发多周期

　　不可高速缓存的非突发多周期时序。CPU在第 一个数据读周期的T2内，若BLAST输出高电平，指示外部系统，这是一次多周期传输。在该T2结束时，CPU采样RDY为低电平，读入数据；在第二个数 据读周期的T2内，若BLAST输出低电平，指示外部系统结束多周期传输，否则重复上述过程；在每个读周期的T2结束时，采样RDY为低电平并读入数据， 直到结束。KEN在整个数据传输过程中保持高电平，以表示是不可高速缓存的周期。64位浮点装入或128位预取的内部请求必须占用多周期；外部系统每次只 传输8位或16位数据时，也可能需要多周期。

　　3.不可高速缓存的突发周期

　　对需要多周期传输的任何要求，80486都可以接受突发周期。如果在第一个数据读周期，外部系统送回的有效信号是BRDY而不是RDY，则将多周期数据传输的请求转换成一个突发周期，时序。